| 연구목표 |
본 연구는 칩 내 배선과 패키지 기술에 대한 통합 연구 개발을 목표로 함차세대 고집적 Heterogeneous System에 적용 가능한 저전력, 고성능 CPI(Chip-Package Interface) 구조의 개발 -Heterogeneous System은 TSV(Through Silicon Via)와 interposer 기술을 활용해 이종 반도체 간... |
| 연구내용 |
A. 3D 적층 구조를 위한 TSV의 전기적 해석 및 설계 기술 연구1) 3D 적층 구조를 위한 TSV의 전기적 모델링 방법 연구2) 저전력, 고대역폭 신호 전송을 위한 TSV 배치 구조 최적화 연구3) 최적화된 TSV 구조의 저전력/고대역폭 성능 검증을 위한 Test Vehicle 1의 전기적 설계 및 전기적 성능 평가 기술 개발B. 2.5D 패키지... |
| 기대효과 |
I.활용계획 -Signal/Power (SI/PI) 및 Electromagnetic interference (EMI)를 고려한 저전력 CPI 및 반도체 배선 설계 기술에 활용II. 기대효과 -본 기술 개발을 통해 차세대 저전력/고성능/고신뢰성 CPI 기술과 반도체 배선 기술을 확보하면, 국내 기업인 삼성전자, SK 하이닉스 등과 함께 파운드리 시장을 ... |
| 키워드 |
고성능,실리콘 관통 홀,저전력,신호 전력 무결점성,패키지,인터포저,배선물질,반도체 배선 |