과제 상세정보
목록수직 적층형 인공신경망 칩 개발을 위한 CMOS 공정 플랫폼 개발 및 집적회로 제작
작성자
관리자
조회수
76
등록일
2024-05-22
사업 정보
| 내역사업 | 신소자집적검증기술개발 |
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과제 기본정보
| 과제명 | 수직 적층형 인공신경망 칩 개발을 위한 CMOS 공정 플랫폼 개발 및 집적회로 제작 | ||||
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| 과제고유번호 | 1711134803 | ||||
| 부처명 | 과학기술정보통신부 | ||||
| 시행계획 내 사업명 | |||||
| 시행계획 내 사업유형 | 예산출처지역 | 대전광역시 | 사업수행지역 | 대전광역시 | |
| 계속/신규 과제구분 | 신규과제 | ||||
| 과제수행연도 | 2021 | 총연구기간 | 2021-04-09 ~ 2023-12-31 | 당해연도 연구기간 | 2021-04-09 ~ 2021-12-31 |
요약 정보
| 연구목표 | 본 연구는 신경모방 시냅스 기반의 인공지능 반도체 회로 위에 시냅스 어레이를 수직으로 적층해냄으로써 인공지능 칩의 집적도를 획기적으로 향상시키기 위한 시냅스 구동용 CMOS 회로 제작, 시냅스 소자의 수직 적층용 CMOS/시냅스 인터페이스 공정 개발, 확립된 시냅스 적층용 CMOS 집적 플랫폼의 활용을 위한 PDK 확립 등을 목표로 함 | ||
|---|---|---|---|
| 연구내용 | 수직 적층형 인공신경망 구현을 위한 0.5μm CMOS 소자 공정 및 집적 플랫폼 개발, CMOS 설계를 위한 SPICE 파라미터와 디자인 룰 등을 포함하는 PDK (Process Development Kit) 개발 및 이를 기반으로 하는 시냅스 칩용 로직 및 아날로그 회로 제작. 세부 연구개발 내용으로는 0.5μm 로직/아날로그 CMOS 소자 개발 (3.... | ||
| 기대효과 | 본 과제를 통해 개발되는 적층형 시냅스용 CMOS 집적 기술과 시냅스/CMOS 집적 공정 플랫폼 등의 결과물은 인공지능 반도체 연구를 실험적으로 제작 검증할 수 있는 플랫폼을 제공할 수 있음. 이를 통해 국내 인공지능 연구 및 관련 반도체 설계자와 인공지능 소자 연구자들의 인공지능 반도체 분야에 대한 파일롯 검증 환경도 제공할 수 있을 것으로 예상됨 | ||
| 키워드 | 상보형 트랜지스터,시냅스,삼차원 적층,인터페이스 공정,집적회로,공정개발키트,아날로그 집적회로,공정 플랫폼 | ||
위탁/공동여부 정보
| 단독연구 | 기업 | 대학 | 국공립(연)/출연(연) | 외국연구기관 | 기타 |
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기술 정보
| 연구개발단계 | 개발연구 | 산업기술분류 | |
|---|---|---|---|
| 미래유망신기술(6T) | IT(정보기술) | 기술수명주기 | |
| 연구수행주체 | 연 | 과학기술표준분류 | 인공물 > 전기/전자 > 반도체소자·회로 > Si 소자 |
| 주력산업분류 | 적용분야 | 제조업(전자부품,컴퓨터,영상,음향및통신장비) | |
| 중점과학기술분류 | 과제유형 |
과제수행기관(업) 정보
| 과제수행기관(업) 정보 | 과제수행기관(업)명 | 한국전자통신연구원 | 사업자등록번호 | |
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| 연구책임자 | 소속기관명 | 한국전자통신연구원 | 사업자등록번호 | |
| 최종학위 | 박사 | 최종학력전공 | 공학 |
사업비
| 국비 | 750,000,000 | 지방비(현금+현물) | 0 |
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| 비고 | |||