과제 상세정보
목록웨이퍼 본딩 방법을 이용한 Si nMOSFET와 Ge pMOSFET의 3차원 고 집적 상보 트랜지스터에 관한 연구
작성자
관리자
조회수
57
등록일
2024-05-22
사업 정보
| 내역사업 | 박사과정생연구장려금지원 |
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과제 기본정보
| 과제명 | 웨이퍼 본딩 방법을 이용한 Si nMOSFET와 Ge pMOSFET의 3차원 고 집적 상보 트랜지스터에 관한 연구 | ||||
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| 과제고유번호 | 1345358970 | ||||
| 부처명 | 교육부 | ||||
| 시행계획 내 사업명 | |||||
| 시행계획 내 사업유형 | 예산출처지역 | 대전광역시 | 사업수행지역 | 대전광역시 | |
| 계속/신규 과제구분 | 신규과제 | ||||
| 과제수행연도 | 2022 | 총연구기간 | 2021-06-01 ~ 2023-05-31 | 당해연도 연구기간 | 2022-06-01 ~ 2023-05-31 |
요약 정보
| 연구목표 | 현재 CMOS 기반의 로직용 소자에서 성능을 높이기 위한 소자 스케일링이 한계에 이르렀고, 소자의 크기가 계속 줄어들면서 소자 수준에서 지연 시간과 전력 소모는 줄어들고 있습니다. 하지만, Planar 구조의 칩 설계에서 긴 배선에 의한 지연 시간과 전력 소모 (∝ρεdiL2)가 칩 성능의 주요 제한 요소가 되었습니다. 이러한 문제를 극복하기 위해서 산업에... | ||
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| 연구내용 | 본 연구를 달성하기 위해서는 네 가지의 과업을 수행해야 합니다. 첫 번째로 하단소자로 사용될 Si nFET, 상단소자로 사용될 Ge pFET의 gate-all-around 구조의 개별소자 조건확보입니다. 앞으로 산업에서 사용될 3나노 노드는 gate-all-around 구조를 도입하려고 합니다. 따라서 이와 같은 구조를 가지는 소자를 공정해서 3차원 적층의... | ||
| 기대효과 | 산업/과학 기술적 측면 현재 성숙한 기술을 보유하고 있는 Si nMOSFET과 hole mobility가 높은 Ge pMOSFET의 3차원 적층 구조의 연구결과가 성공적으로 수행된다면, 기존의 방법인 평면상에 공정 된 소자보다 전력 소모, 지연 시간의 개선과 집적도 향상을 위한 계기가 될 것입니다.학문적 측면 또한, 본 연구가 성공적으로 수행될 경우, 국제... | ||
| 키워드 | 실리콘 채널 n타입 모스펫,저마늄 채널 p타입 모스펫,상보 트랜지스터,웨이퍼 본딩,액티브 층 전사 | ||
위탁/공동여부 정보
| 단독연구 | 기업 | 대학 | 국공립(연)/출연(연) | 외국연구기관 | 기타 |
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기술 정보
| 연구개발단계 | 개발연구 | 산업기술분류 | |
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| 미래유망신기술(6T) | NT(나노기술) | 기술수명주기 | |
| 연구수행주체 | 학 | 과학기술표준분류 | 인공물 > 전기/전자 > 반도체소자·회로 > Si 소자 |
| 주력산업분류 | 적용분야 | 기타 산업 | |
| 중점과학기술분류 | 과제유형 |
과제수행기관(업) 정보
| 과제수행기관(업) 정보 | 과제수행기관(업)명 | 한국과학기술원 | 사업자등록번호 | |
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| 연구책임자 | 소속기관명 | 한국과학기술원 | 사업자등록번호 | |
| 최종학위 | 박사 | 최종학력전공 | 공학 |
사업비
| 국비 | 20,000,000 | 지방비(현금+현물) | 0 |
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| 비고 | |||