과제 상세정보
목록high-κ 절연체 터널장벽을 활용한 초저전력 2D-3D 전이금속 디켈코게나이드 초저전력 TFET와 로직 회로의 개발
작성자
관리자
조회수
191
등록일
2024-05-22
사업 정보
| 내역사업 | 신소자원천기술개발 |
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과제 기본정보
| 과제명 | high-κ 절연체 터널장벽을 활용한 초저전력 2D-3D 전이금속 디켈코게나이드 초저전력 TFET와 로직 회로의 개발 | ||||
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| 과제고유번호 | 1711156971 | ||||
| 부처명 | 과학기술정보통신부 | ||||
| 시행계획 내 사업명 | |||||
| 시행계획 내 사업유형 | 예산출처지역 | 대전광역시 | 사업수행지역 | 대전광역시 | |
| 계속/신규 과제구분 | 신규과제 | ||||
| 과제수행연도 | 2022 | 총연구기간 | 2020-07-01 ~ 2023-02-28 | 당해연도 연구기간 | 2022-01-01 ~ 2023-02-28 |
요약 정보
| 연구목표 | high-κ 절연체 터널접합을 활용한 초저전력 complementary 2D-3D TFET를 MOCVD 방식으로 성장한 전이금속 디켈코게나이드 (TMDC) 박막을 활용하여 개발하고, 2D-3D TMDC TFET 기반의 초저전력, 고강건성 집적회로를 wafer 스케일로 구현 및 검증한다. 단일 2D-3D TFET 소자에서는 1) 4 decade 전류영역 s... | ||
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| 연구내용 | 1. high-κ 절연체 터널 배리어를 drain 접합에 이용하고, 2D-3D 전이금속 디칼코게나이드 (TMDC) 물질을 트랜지스터 채널로 활용하여 기존 TFET의 carrier injection mechanism을 보완함으로써 낮은 on 상태 전류, 높은 SS 등의 문제를 해결하고, 초저전력, 고속, complementary TFET를 개발한다. 2. 범... | ||
| 기대효과 | 본 연구에서 제안하는 연구가 성공하여 SSave_4dec 100μA/μm, VDD < 0.4V 의 고성능 초저전력 complementary 2D-3D TMDC TFET와 그에 기반한 로직 회로 기술을 개발하게 되면 switching 전력소모를 < 0.01 fJ 수준으로 기존 CMOS 기술 대비 10배 이상 줄일 수 있고, switching delay도 1... | ||
| 키워드 | 전이금속 디칼코게나이드,터널 전계효과 트랜지스터,저전력 집적회로,문턱전압이하 기울기,디지털 로직 회로,감응형 | ||
위탁/공동여부 정보
| 단독연구 | 기업 | 대학 | 국공립(연)/출연(연) | 외국연구기관 | 기타 |
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기술 정보
| 연구개발단계 | 기초연구 | 산업기술분류 | |
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| 미래유망신기술(6T) | NT(나노기술) | 기술수명주기 | |
| 연구수행주체 | 학 | 과학기술표준분류 | 자연 > 물리학 > 응집물질물리 > 반도체 |
| 주력산업분류 | 적용분야 | 제조업(전자부품,컴퓨터,영상,음향및통신장비) | |
| 중점과학기술분류 | 과제유형 |
과제수행기관(업) 정보
| 과제수행기관(업) 정보 | 과제수행기관(업)명 | 한국과학기술원 | 사업자등록번호 | |
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| 연구책임자 | 소속기관명 | 한국과학기술원 | 사업자등록번호 | |
| 최종학위 | 박사 | 최종학력전공 | 이학 |
사업비
| 국비 | 1,300,000,000 | 지방비(현금+현물) | 0 |
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| 비고 | |||